AI催生集成電路測試新要求：更快、更可靠

發佈時間：

2026-01-30

AI 模型的應用現已滲透至各行各業，從輔助人們撰寫郵件，到讓微控制器在網絡邊緣解析物聯網感測器數據的語義，無一不在其覆蓋範圍內。這一趨勢催生了對 AI 計算資源的海量需求，尤其是數據中心中用於訓練和運行大語言模型的 CPU 、 GPU 以及各類專用加速器（ XPU ）。用於 AI 訓練與推理的晶片，核心特性之一是需要高速吞吐海量數據。為避免數據連接成為性能瓶頸，當前的 AI 集成電路（ IC ）均採用超高速介面，單通道速率最高可達 64 Gbps ，並通過複雜的多通道配置實現數據量的高效管理。這也對集成電路測試設備製造商提出了全新挑戰，迫使其重新設計測試機的架構，以及關鍵信號路徑中所使用的元器件，從而實現對高頻寬介面穩定、高效的測試。

AI 晶片的測試難題

現代集成電路的諸多特性使其測試工作難度陡增。這類晶片往往擁有數百甚至數千個外部引腳，其中多數引腳需協同配合，才能在晶片內部完成功能測試的搭建與運行；晶片整合的功能複雜度極高，這就要求測試流程更為精細；而其搭載的高端超高速介面，在切換至回環測試模式時，需要對測試系統進行重新配置。所有測試配置的調整都必須實現自動化，人工干預或更換測試板會大幅拖慢測試進程，形成瓶頸並延誤這類核心器件的量產。現代集成電路的低工作電壓也帶來了新的測試挑戰：晶片對電噪聲的敏感度顯著提升。同樣是 100 毫伏的噪聲干擾，注入 5 伏信號中時更容易識別和處理，而注入 1.5 伏信號中時，處理難度會大幅增加。此外，高性能總線在低頻下採用的多級信號傳輸技術，也意味著測試板上的元器件即便僅造成微小的信號失真，也可能導致測試失敗。前沿集成電路的時鐘頻率極高，通常達到數吉赫茲，這也是其測試的一大難點。在該頻率下，信號的任何延遲，即便只是由過長的走線引起，都會增加測試難度。不僅如此，該頻率下的數位信號在電路板上的傳輸特性與射頻信號愈發相似，這就要求所使用的元器件不會改變 PCB 的傳輸線特性。高密度佈線的高速信號（例如集成電路封裝內部的總線結構，或封裝走線與引腳之間的信號），會因導體間的互耦效應產生串擾。這類電抗元件會破壞信號的完整性，輕則導致信號邏輯狀態被誤讀，重則引發抖動（即信號實際到達時間相對預期時間出現微小延遲或提前），最終造成邏輯錯誤。上述因素疊加，使得 AI 應用所需的現代 GPU 測試工作成為一項複雜的系統工程。測試板的設計需在實現連接自動重配置切換功能的同時，最大限度地降低高速信號的衰減。

測試設備的技術革新

集成電路測試企業會為晶片測試打造高性能載板，其核心作用包括：實現晶片與測試設備的連接、為晶片供電並傳輸控制信號、支持測試設備採集數據，以及自動重配置連接方式，以完成所有必要的測試項目。這種可程式化的互連設計還能優化測試機各類輸入介面的使用效率，且這類載板均為特定晶片定制開發。理想狀態下，測試板所使用的開關應具備完美的電氣特性：無信號衰減、無信號失真、體積微乎其微、零功耗，且能實現瞬時切換。過去，由於開關對測試的影響較小，工程師尚可在設計中做出一定妥協；但如今超高速介面的嚴苛需求，意味著行業亟需全新的開關解決方案。

傳統測試系統中，信號切換由電磁繼電器實現，但其性能遠達不到上述理想開關的標準。即便是最小型的射頻電磁繼電器，體積依然偏大；且因電磁繼電器通過物理接觸的機械運動實現開關，切換速度較慢，會給測試過程帶來延遲；同時，其機械特性決定了繼電器在經過多次開關循環後會出現磨損，導致可靠性下降。另一類信號切換方案採用半導體開關，雖能解決電磁繼電器的部分短板，卻存在導通電阻過大的問題，會造成測試信號衰減，且其非線性工作特性會導致高速介面的信號波形失真。在高頻寬 AI 集成電路測試系統的研發進程中，一類新型開關的問世成為了突破點 —— 這類開關基於主流集成電路工藝衍生的 MEMS 技術製造。門羅微系統的 Ideal Switch 為集成電路測試帶來了多項關鍵優勢：其純歐姆型信號路徑實現了近乎零的導通電阻，關斷狀態下則具備極高的電阻值，且開關能耗極低；從直流到數十吉赫茲的全頻段線性工作特性，加之亞 10 微秒的高速切換能力，使其相較於傳統方案，更能滿足 AI 晶片測試對高速、高信號完整性的嚴苛要求。

人工智慧有望推動無數產品和服務的誕生，其中諸多創新尚處於想像階段，但落地已指日可待。

新聞來源：半導縱橫

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